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从 EDA 求解器到硬件安全——用工程说话。 From EDA solvers to hardware security — let the engineering speak. EDA 솔버에서 하드웨어 보안까지 — 엔지니어링으로 말합니다. 從 EDA 求解器到硬體安全——用工程說話。

EDA 综合引擎与求解器 (Pre-Alpha) EDA Synthesis Engine & Verilog Solver EDA 종합 엔진 & Verilog 솔버 EDA 綜合引擎與求解器 (Pre-Alpha)

进行中

基于 Python 的全栈 EDA 综合引擎。支持 Verilog 门级网表解析、AIG 变换与常量折叠。在 test15 基准下实现 45% 面积缩减，并通过 Yosys LEC 等价性验证。 Python-based EDA synthesis engine supporting Verilog netlist parsing, AIG transformations, and constant folding. Achieved 45% area reduction with Yosys LEC validation. Python 기반 풀스택 EDA 종합 엔진. Verilog 게이트 레벨 네트리스트 파싱, AIG 변환 및 상수 폴딩 지원. test15 벤치마크에서 45% 면적 감소 달성. 基於 Python 的全端 EDA 綜合引擎。支援 Verilog 閘級網表解析、AIG 變換與常數折疊。在 test15 基準下實現 45% 面積縮減。

python eda yosys verilog algorithm

SM4 密码学硬件加速器 SM4 Crypto Hardware Accelerator SM4 암호학 하드웨어 가속기 SM4 密碼學硬體加速器

进行中

参数化双模架构：最高吞吐量的 32 级全流水线架构，与极致面积效率的折叠 FSM 架构。在底层注入基于 LFSR 的动态掩码以抵御侧信道攻击 (SCA)。 Parameterizable dual-mode architecture (32-stage pipelined vs. folded FSM). Engineered hardware-level side-channel countermeasures via LFSR-based dynamic masking. 파라미터화 가능한 듀얼 모드 아키텍처 (32단계 파이프라인 vs. 폴딩 FSM). LFSR 기반 동적 마스킹으로 하드웨어 수준의 사이드 채널 대책 구현. 參數化雙模架構：最高吞吐量的 32 級全流水線架構，與極致面積效率的折疊 FSM 架構。在底層注入基於 LFSR 的動態遮罩以抵禦側通道攻擊。

verilog asic cryptography fsm pipeline

RISC-V 操作系统全栈移植 RISC-V Full-Stack OS Porting RISC-V 풀스택 OS 포팅 RISC-V 作業系統全端移植

进行中

在 QEMU 全系统仿真环境下，解决复杂工具链依赖，成功交叉编译定制版 Linux 内核 (v5.15 LTS) 与 BusyBox 根文件系统。 Engineered a complete RISC-V 64-bit Linux emulation environment on QEMU, successfully cross-compiling a custom Linux kernel and BusyBox initramfs. QEMU 전체 시스템 에뮬레이션 환경에서 복잡한 툴체인 의존성을 해결하고 커스텀 Linux 커널과 BusyBox 루트 파일시스템 크로스 컴파일 성공. 在 QEMU 全系統模擬環境下，解決複雜工具鏈依賴，成功交叉編譯定制版 Linux 核心與 BusyBox 根檔案系統。

risc-v linux qemu gcc kernel